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■ 2021年 出願公開件数ランキング 第1420位 17件
(2020年:第2114位 10件)
■ 2021年 特許取得件数ランキング 第2482位 6件
(2020年:第24204位 0件)
(ランキング更新日:2025年2月21日)筆頭出願人である出願のみカウントしています
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公報番号 | 発明の名称(クリックすると公報を新しいウィンドウで開きます) | 公報発行日 | 備考 |
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特表 2021-536017 | 電圧検出システム | 2021年12月23日 | |
特表 2021-536136 | 新規な3D NANDメモリデバイス及びその形成方法 | 2021年12月23日 | |
特開 2021-193742 | 3次元メモリデバイスのスルーアレイコンタクト構造 | 2021年12月23日 | |
特表 2021-535597 | 接合メモリ装置およびその製作方法 | 2021年12月16日 | |
特表 2021-535623 | 三次元メモリデバイスおよびその製作方法 | 2021年12月16日 | |
特表 2021-535627 | 三次元メモリデバイスおよびその製作方法 | 2021年12月16日 | |
特開 2021-185506 | 低ドロップアウトレギュレータ | 2021年12月 9日 | |
特表 2021-533581 | 集積回路静電気放電バス構造および関連方法 | 2021年12月 2日 | |
特開 2021-177573 | 3次元(3D)メモリデバイス | 2021年11月11日 | |
特表 2021-528860 | インターポーザを使用するスタックデバイスチップを備えた3次元メモリデバイス | 2021年10月21日 | |
特表 2021-524157 | マルチスタック3次元メモリデバイスおよびその作製方法 | 2021年 9月 9日 | |
特表 2021-524158 | 三次元メモリ素子 | 2021年 9月 9日 | |
特表 2021-523577 | 3次元メモリデバイスにおける階段の形成 | 2021年 9月 2日 | |
特表 2021-522696 | 3次元(3D)メモリデバイスおよびその形成方法 | 2021年 8月30日 | |
特表 2021-520647 | 3次元メモリデバイスのスルーアレイコンタクト(TAC) | 2021年 8月19日 |
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2021-536017 2021-536136 2021-193742 2021-535597 2021-535623 2021-535627 2021-185506 2021-533581 2021-177573 2021-528860 2021-524157 2021-524158 2021-523577 2021-522696 2021-520647
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2月21日(金) - 東京 千代田区
2月21日(金) - 東京 大田
パテントマップを用いた知財戦略の策定方法 -自社が勝つパテントマップ作成と それを活用した開発戦略・知財戦略の実践方法- <東京会場受講(対面)/Zoomオンライン受講 選択可> <見逃し視聴選択可>
2月21日(金) -
2月22日(土) - 東京 板橋区
2月21日(金) - 東京 千代田区
2月25日(火) -
2月25日(火) -
2月26日(水) -
2月26日(水) -
2月26日(水) - 東京 港区
2月26日(水) -
2月26日(水) - 千葉 船橋市
2月27日(木) -
2月27日(木) -
2月27日(木) - 東京 港区
2月27日(木) -
2月27日(木) - 東京 千代田区
2月25日(火) -
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