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- 出願人詳細情報 -
出願人名に「ソイテック」を含むもの
| 公報番号 | 発明の名称 | 出願人 | 公報発行日 |
|---|---|---|---|
| 特許 5368996 | 半導体オンインシュレータ構造体を製造する方法 | ソイテック | 2013年12月18日 |
| 特許 5369304 | 原子層堆積によって半導体材料を形成するためのシステム及び方法 | ソイテック | 2013年12月18日 |
| 特許 5351271 | セミコンダクタ−オン−インシュレータ型構造中の酸化物層を局所的に溶解する方法 | ソイテック | 2013年11月27日 |
| 特許 5354303 | 高温熱アニールによる薄層の質の向上 | ソイテック | 2013年11月27日 |
| 特許 5351191 | 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 | ソイテック | 2013年11月27日 |
| 特許 5346063 | 半径方向位置ずれの補償を含む分子接合による貼り合わせ方法 | ソイテック | 2013年11月20日 |
| 特許 5349333 | ２枚の基板を接合する方法 | ソイテック | 2013年11月20日 |
| 特許 5319764 | 漸進トリミング法 | ソイテック | 2013年10月16日 |
| 特許 5314134 | モジュール式化学気相成長（ＣＶＤ）反応器サブシステム及びその形成方法並びに独立機能モジュール | ソイテック | 2013年10月16日 |
| 特許 5312797 | オプトエレクトロニクス用基板の作製方法 | ソイテック | 2013年10月 9日 |
| 特許 5296768 | チャネルが埋込み誘電体層を通り抜けているメモリセル | ソイテック | 2013年 9月25日 |
| 特許 5292642 | 層の貼り合わせおよび転写プロセス | ソイテック | 2013年 9月18日 |
| 特許 5292644 | 最小化された応力を備えたヘテロ構造を製造するためのプロセス | ソイテック | 2013年 9月18日 |
| 特許 5266496 | 面取り基板のルーティング方法 | ソイテック | 2013年 8月21日 |
| 特許 5271279 | 高熱消散基板を製造する方法 | ソイテック | 2013年 8月21日 |
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5368996 5369304 5351271 5354303 5351191 5346063 5349333 5319764 5314134 5312797 5296768 5292642 5292644 5266496 5271279
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