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■ 2024年 出願公開件数ランキング 第225位 157件 (2023年:第242位 151件)
■ 2024年 特許取得件数ランキング 第402位 73件 (2023年:第438位 67件)
(ランキング更新日:2025年1月8日)筆頭出願人である出願のみカウントしています
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公報番号 | 発明の名称(クリックすると公報を新しいウィンドウで開きます) | 公報発行日 | 備考 |
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特表 2024-544329 | 低電力キャッシュ | 2024年11月28日 | |
特表 2024-543342 | グラフィックスDDRメモリを用いたエラーピントレーニング | 2024年11月21日 | |
特表 2024-543033 | メモリインターフェースの電圧温度(VT)ドリフトの補償方法 | 2024年11月19日 | |
特表 2024-543069 | 階層非対称コア属性検出 | 2024年11月19日 | |
特表 2024-541869 | 履歴ベースの選択的キャッシュライン無効化要求 | 2024年11月13日 | |
特表 2024-542037 | 高速リンクのためのベースラインワンダー、直流レベルシフト及び受信機線形等化の組合せ方式 | 2024年11月13日 | |
特表 2024-541294 | アクセラレータ常駐ランタイム管理を介した高スケーラブルHPCアプリケーションにおけるレイテンシの低減 | 2024年11月 8日 | |
特表 2024-540852 | メモリの動的セットアップ及びホールド時間調整 | 2024年11月 6日 | |
特表 2024-541060 | 電源電圧ドループ中の性能管理 | 2024年11月 6日 | |
特表 2024-539685 | 積層された受動デバイスを有する三次元半導体パッケージ | 2024年10月29日 | |
特表 2024-538544 | 分散ジオメトリ | 2024年10月23日 | |
特表 2024-538545 | 低減された接触ゲートポリピッチ及び二重高さのセルを利用する低減された電圧ドループのための標準セル設計アーキテクチャ | 2024年10月23日 | |
特表 2024-538195 | キャッシュラインコヒーレンス状態ダウングレード | 2024年10月18日 | |
特表 2024-538196 | キャッシュラインコヒーレンス状態アップグレード | 2024年10月18日 | |
特表 2024-538279 | ダイレクトメモリアクセスコマンドのハードウェア管理 | 2024年10月18日 |
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2024-544329 2024-543342 2024-543033 2024-543069 2024-541869 2024-542037 2024-541294 2024-540852 2024-541060 2024-539685 2024-538544 2024-538545 2024-538195 2024-538196 2024-538279
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1月8日(水) -
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1月11日(土) -
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1月8日(水) -
1月14日(火) - 東京 港区
1月15日(水) -
1月15日(水) - 東京 千代田区
1月15日(水) -
1月15日(水) -
1月16日(木) - 石川 金沢市
1月16日(木) -
1月17日(金) - 東京 渋谷区
1月17日(金) -
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1月14日(火) - 東京 港区